Laporan Akhir Percobaan 1
LAPORAN AKHIR PERCOBAAN 1
- Rangkaian dibuat secara asinkronus counter karena hanya flip flop pertama yang clock nya langsung dikendalikan oleh sinyal clock, sedangkan yang lain bergantung pada output pada flip flop sebelumnya.
- Input J dan K pada semua flip flop dihubungkan ke VCC dan input CLK flip flop disesuaikan seperti pada gambar.
- Keadaan awal semua nilai adalah 0, ketika clock diberikan ke flip flop 1, terjadi falltime dan ouput berubah dari 0 ke 1, untuk ouput kedua karena masukan adalah 1, tidak terjadi perubahan, maka tetap 0, begitupun seterusnya hingga counter terjadi
Percobaan 1
1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika
Input SRnya dihubungkan ke ground ketika SR aktif low?
Jawab:
Berdasarkan rangkaian percobaan Asyncronous binary counter 4
bit dengan 4J-K flip-flop saat semua pin SR terhubung dengan ground maka akan
mengakibatkan inputan SR berlogika nol yang menyebabkan terpenuhinya syarat aktif
low. Terpenuhinya syarat aktif low pin SR Jama-sama aktif yang mengakibatkan IC
74LS112 bekerja sebagai jenis SR flip-flop yang sesuai takel kebenaran
outputnya adalah kondisi terlarang yaitu Q21 dan Qbar21. Jika ditinjau kembali Qbar
masing-masing JK-flipflop tidak dihubungkan sehingga, parameter yang
berpengaruh hanyalah Q. Berdasarkan tabe bebenaran SR Flip-flop jika kedua pin
aktif maka outputnya Q= 1 dan Qbar= 1. hal ini berlaku untuk semua flip-flop
pada rangkaian ini sehingga output dari rangkaian ini pasti akan menghasilkan
output Q1= 1, Q2= 1, Q3= 1 dan Q4= 1. Dalam bentuk biner yaitu 1111, bentuk desimalnya
15 (maksimal output nilai tertinggi Output rangkaian). Bentuk heksadesimalnya
F.
Jadi, yang terjadi sesuai konidis soal adalah setiap flip-flop
akan berjenis SR flip-flop dan sesuai inputan (0.0) maka kedua pin aktif sehingga
outputnya adalah Q= 1, barbaru untuk semua flip-flop sehingga hasil outputnya
adalah 1111
2. Apa yang terjadi jika output Q bar masing” flip-flop dihubungkan ke input clock flip flop
selanjutnya?
Jawab:
Berdasarkan rangkaian percobaan Asyncronous binary counter 4 bit dengan 4 J-K flip-flop saat Qbar pada rangkaian dihubungkan ke clock Ff selanjutnya maka akan membuat Output count turun dan bit 1111 sampai 0000. Atau dari F sampai 0. Hitung mundur tersebut terjadi karena pengaruh trigger dari inputan sinyal clock dalam kondisi full time. Saat clock inputan awal berubah-ubah logikanya maka akan memicu flip-flop pertama berjenis T flip-flop sehingga outputnya akan berubah-ubah saat input clocknya dalam kondisi fall time. Kemudian untuk flip-flop kedua akan dipicu Qbar, yang berubah ubah seiring fall time clock berawal sehingga outputnya akan terpicu, namun lebih lambat dari Ff pertama. Hal ini berlaku juga dengan FF ke- 3 dengan timing yang lebih lama dari flip-flop ke-2, begitu selanjutnya sehingga flip-flop ke-4 yang memiliki timing terlama.
Komentar
Posting Komentar